一.可移植性編碼
1．只使用IEEE標準類型（VHDL）：（1）使用STD_LOGIC類型,而不是STD_ULOGIC類型；(2)設計中不要創建過多的的子類型；（3）不要使用BIT和BIT_VECTOR類型。
2．不使用立即數：在設計中，不要使用立即數（但作為例外，可使用0和1），推薦使用常量。使用常量有以下優點：（1）常量對于一個設計具有更多的靈活性；（2）常量值只需要在一個地方修改；（3）編譯器可能只支持常量類型，不支持立即數。
3．對于VHDL程序，把常數和參數定義在由1個或多個文件組成的程序包中。
4． 對于Verilog程序，把常數和參數定義在1個或多個小文件中。例如，文件名稱為DesignName_Constant.V或DesignName_Parameters.v。
5．避免在代碼中嵌入綜合命令。
6．使用工藝無關庫：（1）對于算法元件，使用Designware Foundation Library；（2）設計中應避免使用實體化的門設計；（3）如果設計中必須使用某些特殊工藝門，那么你可以將它隔離在某個單獨模塊中；（4）如果必須實例化門電路，可以使用SYNOPSYS通用工藝庫GTECH。
7．注意Verilog程序和VHDL程序的差異性，保證編碼的可轉換性：（1）Verilog程序轉換到VHDL程序：在Verilog程序設計中，元件端口映射時，不要使用任何邏輯表達式；不同的狀態機之間，使用惟一狀態名命名；函數在調用時，只能傳遞函數名、函數參數和局部寄存器變量；任務在調用時，只能傳遞任務參數和任務內部寄存器變量。（2）VHDL程序轉換到Verilog程序：在VHDL程序設計中，不要使用GENERATE聲明；不要使用BLOCK塊；不要用代碼修改CONSTANT聲明的變量。
二. 時鐘和RESET信號設計指南
1．避免使用混合時鐘沿：（1）在你的設計中，要避免同時使用上升沿觸發和下降沿觸發這兩種觸發方式的寄存器。若設計中必須同時使用上升沿和下降沿進行觸發，則必須確保綜合和時序分析后的該模塊的時序周期在最壞狀態下也是正確的，必須在給用戶的文檔中詳細描述對該設計中時序信號占空比的要求；（2）如果在你的設計中必須同時使用大量的上升沿和下降沿出發的觸發器，那么應該把他們放在不同的模塊中。
2，避免使用時鐘緩沖器：避免在RTL代碼中直接引入時鐘緩沖器。時鐘緩沖器通常是在綜合完成之后，作為物理設計中的部分工作插入到設計中的。
3．避免使用門控時鐘：避免在RTL代碼中直接使用門控時鐘。門控時鐘電纜是一種工藝相關和時序相關的電路。
4．避免在模塊內部產生時鐘：在你的設計中，避免使用內部產生時鐘的方法。內部產生的時鐘可能導致可測性限制。
5．門控時鐘和低功耗設計：（1）如果必須使用門控時鐘或內部時鐘，或者RESET信號，就應該把內部時鐘電路或RESET電路分離出來，將它們作為頂層下的獨立模塊進行設計。將設計細分。保證所有單一模塊，只使用一個時鐘和一個RESET信號。（2）如果你的設計中需要門控時鐘，那么就要在RTL代碼中使用同步加載寄存器。
6．避免在模塊內部產生RESET信號：（1）如果可能，盡量避免在模塊內部產生RESET信號，或者避免用其它條件邏輯產生RESET信號；（2）如果確實需要條件RESET信號，那么可以創建一個獨立的RESET信號，再創建一個獨立的條件RESET產生邏輯模塊。
7．RESET邏輯功能：RESET信號的邏輯功能應該是直接清除所有的寄存器。不要把RESET信號作為狀態機的輸入。
8．一位同步器：使用兩級觸發，在兩個時鐘域之間傳遞一位數據。如圖 所示。把這些觸發器用不同名字區別開，這樣有利于集成時對這些亞穩態的觸發器特性進行分析。為了防止毛刺的傳播，不要將組合邏輯從一個時鐘域連接到另一個時鐘域。
9．多位同步器：在傳輸兩個時鐘域之間的多位數據時，不要使用上述的一位同步器傳輸方法，而應該使用一種可靠的握手電路或者像格雷碼那樣的多位編碼方式。
三.可綜合性編碼
1．寄存器描述：時序邏輯電路最好采用寄存器（觸發器）傳輸的方式設計。
2．避免產生鎖存器：（1）在你的設計中，避免使用任何鎖存器。但可以使用工藝無關的GETCH D鎖存器。（2）通過使用下列編碼技術，可以避免產生鎖存器：在VHDL程序中，將默認值賦值語句寫在過程的開始；在VERILOG程序中，對所有可能的輸入條件，都有明確的輸出；在VHDL程序中，對于條件語句的最后一個分支，使用ELSE語句（而不時使用ELSIF語句）。
3．如果必須使用鎖存器：可使用多選的方法，提供一般功能或I/O借口的數據。多選器的選擇控制位來自于掃描控制使能的測試模式管腳。
4．避免產生組合邏輯電路反饋：組合電路反饋是指組合邏輯電路形式的反饋環路。組合反饋環路會引起一系列問題，包括會使精確靜態時序分析難以實現。
5．完整的敏感信號列表：（1）規則：每個process（VHDL）和always（Verilog）模塊中的敏感信號列表必須完整。（2）對于組合邏輯模塊（模塊中不包括寄存器或鎖存器），敏感信號列表必須包括過程中用到的每個信號，也就是出現在賦值語句右側的信號或條件表達式中用到的信號，都應該列在敏感信號列表中。（3）對于時序邏輯模塊，敏感信號列表必須包括過程中用到的時鐘信號。如果時序過程模塊還要用到異步RESET信號，那么敏感信號列表中還應該包括RESET信號。（4）確保過程模塊敏感信號列表中的信號是必需的。敏感信號列表中沒必要出現的信號會降低仿真速度。
6．阻塞和非阻塞賦值（Verilog）：在書寫Verilog可綜合代碼時，在always@（posedge clk）模塊中,總是使用非阻塞賦值方式,否則會產生RTL級仿真和門級仿真功能不一樣的現象。
7．信號和變量賦值（VHDL）：在書寫VHDL可綜合代碼時，建議使用信號量，而不時使用變量，以確保綜合前的仿真與綜合后的仿真相一致。如果你覺得使用了變量后，仿真速度得到了非常顯著的提高，那么也可以使用變量。
8．CASE語句和IF-THEN-ELSE語句：（1）VHDL語言和Verilog語言中的CASE語句對應一個單級的多選電路，IF-THEN-ELSE語句對應于一個優先編碼的多級組合選擇電路。（2）多選器是一個相對更快的電路，因此，在不需要使用優先級編碼結構時，推薦使用CASE語句，而不要使用IF-THEN-ELSE語句進行描述。如果你有一個遲到的信號時，使用IF-THEN-ELSE語句可能會有用。
9．時序邏輯電路的HDL語言描述：（1）包括像狀態機這樣的時序邏輯，都可以用一個時序過程進行描述。為了提高程序的可讀性，應該把一些對中間變量賦值的語句移到時序邏輯描述的過程之外。（2）在VHDL語言中，把各狀態變量定義為類型。在Verilog語言中，用DEFINE命令定義各狀態變量。（3）隊員包含FSM（有限狀態機）和非FSM邏輯的模塊，在綜合時有不同的要求，應該把它們單獨放在不同的模塊中。
10．對關鍵信號的描述：讓后到達信號盡量靠近模塊的輸出端口。例如，在IF-THEN-ELSE模塊中，讓后到達信號具有較高優先級。
11．避免使用延遲語句：在RTL編碼中，不要使用任何延遲語句。
12．避免使用FULL_CASE和PARALLEL_CASE結構編程：以VHDL語句中的CASE語句的使用方法書寫VERILOG語言中的CASE語句結構。
四. 可綜合劃分
好的可綜合劃分會給你帶來許多優勢，它包括：（1）更好的綜合結果；（2）更少的編程運行時間；（3）只要使用更簡單的綜合策略就可以滿足設計的時序要求。
1．所有輸出采用寄存器輸出：對于采用層次化結構的核設計，子模塊中所有的輸出信號都應該使用寄存器輸出方式。
2．將相關的組合邏輯放在同一模塊：當把相關的組合邏輯放在同一模塊中后，綜合可以為你的設計提供更大可優化性。因為，在一般默認的綜合方法中，綜合工具對模塊的優化只是在模塊內部進行，不會跨越到多個模塊之間。
3．將具有不同設計目標的部分分配到不同模塊中：如將關鍵邏輯和非關鍵路徑邏輯被分配到兩個不同的模塊中，這時綜合工具可以專門對關鍵路徑邏輯進行速度優化，而對非關鍵路徑邏輯進行面積優化。
4．避免使用異步邏輯：（1）設計中的異步邏輯不僅難以正確實現，同時也難一驗證。（2）如果設計中必須要有異步邏輯電路存在，那么將異步邏輯電路與同步邏輯電路分配到不同的模塊中。
5．合并算術單元：為了讓綜合工具能夠在資源共享方面進行優化，就需要所有相關的共享資源都必須在同一層次結構中，也就是說在同一模塊中。
6．正確劃分模塊，提高綜合速度：隨著綜合工具性能的改善，在劃分模塊時，更重要考慮的方面應該是邏輯功能、設計目標、時序的面積需求。將功能相關的模塊劃分在一起，而不是把它們人為分開，加劇模塊之間的時序相關。
7．避免時序設計中的例外情況：（1）在設計中，避免出現多時鐘周期路徑和其它時序例外情況。（2）如果在設計中必須用到時序例外情況，那么應該保證：該例外路徑的起點和終點在芯片級仍然是不變的。（3）在設計中，避免出現偽路經。
8．消除頂層模塊中的膠連邏輯電路：在核的頂層結構中，不要再有實例化的門級邏輯電路出現。
9．芯片劃分：確保設計的頂層中包含I/OPAD環和時鐘發生器電路模塊。
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